Modul 2 Percobaan 2 Kondisi 16
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan 2 dengan ketentuan input B0=0, B1=0, B2=don’t care
2. Gambar Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada percobaan kita memakai kondisi dimana B0=0, B1=0 dan B2= don't care. Jadi disini T flip flop sendiri merupakanperkembangan rangkaian J-K flip-flop yang dimodifikasi dimana inputan J-K di gabung menjadi 1 inputan yang biasanya terhubung ke Vcc, sehingga memiliki nilai yang sama. pertama tama untuk menganalisis output dari input kita harus melihat inputan pada kaki R-S, karena R_S FlipFlop merupakan rangkaian dasarnya yang dimodifikasi menjadi T flip-flop sehingga harus di cek apakah ini merupakan rangkaian asinkronous atau bukan, disini inputan R-S aktif low, karena B1 dan B2 bernilai 0 maka R- S aktif, Sehingga J-K diabaikan, dapat lihat inputan R-S nya, karena R-S outputnya pada q dan Q komplemen sama-sama berlogika 1, maka ini sesuai tabel kebenaran merupakan kondisi terlarang sehingga untuk output tertulis 1 dan 1, kondisi ini tidak diperbolehkan, untuk clock merupakan kondisi don't care (dihiraukan).
Tidak ada komentar:
Posting Komentar