Modul 2 Percobaan 1 Kondisi 12
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, B6=clock
2. Gambar Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pertama kita ke JK flip flop, pada JK flipflop disini terlebih dahulu kita lihat berapa inputan pada kaki S dan R, jika pada salah satu inputan tersebut ada yang bernilai 1 maka ini merupakan rangkaian Asinkronous dimana untuk inputan J dan K diabaikan dan kita hanya berpatokan pada S dan R saja. Selanjutnya jika pada rangkaian di inputan kaki R dan S merupakan aktif low maka inputannya berlogika 0, sedangkan jika inputan nya berlogika 1 atau aktif high maka inputnya mati atau berlogika 1. Jadi pada rangakaian percobaan 1 kondisi 12 didapati kaki R-S sama sama bernilai 1 atau mati (aktif high) maka R dan S dapat diabaikan, tetapi kondisi outputnya masih dalam kedaan komplemen/berlawanan. Selanjutnya baru kita lihat ke inputan J-K, disini inputan J berlogika 0 dan K berlogika 0 pada inputan J-K merupakan aktif high,berarti aktif pada logika 1, untuk Clock aktif low, maka sinyal akan berganti naik dan turunya pada keadaan fall time atau dari keadaan 1 menuju 0. Karena inputan J=0 dan K=0 bisa kita lihat pada tabel kebenaran, bahwa jika sama-sama 0 maka output tidak akan berubah atau sesuai dengan output sebelumnya.
Kedua pada D Flip Flop, D flipflop sendiri inputan yang awalnya dua digabung menjadi 1 dimana pada kaki bawahnya diberi gerbang not sehingga selalu berkebalikan dengan inputan sebelum kita masuk ke inputan D maka kita harus melihat inputan R-S. Disini inputannya tidak ada dikarenakan sinyal awalnya berlogika 1, sedangkan rangkaian tersebut aktif low, maka R dan S tidak aktif awalnya. Jadi di sini clocknya merupakan aktif high sehingga output akan berpindah ketika kondisi rise time yaitu ketika perpindahan 0 ke 1. Disini inputan D di kondisi adalah 0 maka inputan D tidak aktif atau bernila 0, dan pada inputan R (reset) yaitu berlogika 1 atau aktif high dan pada S (set) berlogika 1 juga. sehingga keduan inputan R dan S sama sama berlogika 1. Sehingga output Q akan menghasilkan output 0 dan Q komplemen akan berlogika 1, dimana output Q dan Q bar akan selalu berlawanan.
Tidak ada komentar:
Posting Komentar