1. Jurnal [Kembali]
Percobaan 1 :
2. Alat dan Bahan
[Kembali]
a. Alat
a. Jumper
Gambar 1. Jumper
b. Panel DL 2203D
c. Panel DL 2203C
d. Panel DL 2203S
e. Module D’Lorenzo
Gambar 2. Modul De'Lorenzo
b. Bahan
a. IC 74LS112 (JK filp flop)
Gambar 3. IC 74LS112
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja
[Kembali]
Pada percobaan 1 merupakan bentuk rangkaian counter asyncronous. Pada rangkaian ini kita menggunakan RS flip- flop. Pertama RS flip- flop disusun sejajar sebanyak 8 buah agar mendapatkan ouput 8 bit. Kaki high SPDT terhubung pada VCC dan kaki low SPDT terhubung ke ground. Dapat dilihat pada rangkaian, CLK terhubung seri, hanya terhubung pada pin CLK flip-flop yang pertama dan input pada pin CLK dari flip- flop selanjutnya dipengaruhi oleh output dari flip-flop sebelumnya sehingga nilai dari keluarannya delay. Mangka dari itu output berubah dari 0 ke 1 menunggu nilai output Q =1 yang menyebakan keluaran output bergantian atau tidak serempak, dan nilai dari output random. Sesuai dengan teorinya counter asyncronous ini merupakan jenis counter yang tidak sinkron sehingga menyebabkan nilai outputnya beragam.
Jika SW2 di beri logika 0 dan SW1 diberi logika 1 maka output yang dihasilkan akan tereset menjadi 0 untuk semua outputnya. Sedangkan jika SW1 diberi logika 0 dan SW2 diberi logika 1 maka output yang dihasilkan akan berlogika 1 semuanya atau kondisi terlarang. Intinya untuk RS Flip-Flop inputnya CLK nya bergantung pada output Q pada RS Flip-Flop sebelumnya.
5. Video Percobaan [Kembali]
6. Analisa [Kembali]
Percobaan 1 :
1. Analisa output percobaan berdasarkan ic yang digunakan?
Jawab :
Pada rangkaian percobaan 1, dirangkai Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop tipe 74LS112 yang dimana pada masing-masing JK Flip-flop diposisikan secara horizontal. JK flip flop 74LS112 ini terdiri dari 5 imputan yaitu set (S), Reset (R), J, K, dan clock, lalu memiliki 2 output yaitu Q dan Q'. Pada input R dan S diinputkan saklar pada switch power sehingga input R dan S yang seharusnya input aktif low diberi input aktif high, maka akan terjadi input sinkron dimana input J dan K mengambil kendali pada output.
Pada input J dan K masing-masing IC JK Flip Flop dihubung secara serempak terhadap power, maka input JK pada setiap JK Flip-Flop akan membentuk rangkaian T flip-flop berlogika 1 sehingga outputan dari IC jkflip-flop berupa toogle. Lalu clock hanya di inputkan pada jk flip-flop yang pertama (ujung) yang dimana input clock pada IC Jk plip-flop berupa input aktif low yaitu fall time, maka output dari Jk flip-flop yang berupa toogle akan dikendalikan oleh kondisi fall time pada masing -masing clock.
Berdasarkan percobaan rangkaian dan timing diagram output terhadap IC yang digunakan diperoleh perubahan output secara berkala yang berarti output yang diperoleh memiliki delay time pada setiap perubahan output. Karena output perubahan IC pertama bergantung pada clock, lalu IC kedua sampai ke empat outputnya bergantung pada output IC sebelumnya terhadap input clock nya, maka delay time pada perubahan output masing-masing IC diperoleh dari kelipatan fall time clock dari output sebelumnya.
Maka didapat output akan mengalami kenaikan pencacah nilai biner 4 bit yang mewakili 4 output IC counter Jk Flip Flop yaitu dari output jk plip-flop pertama mewakili bit pertama dalam biner 4 bit hingga Jk flip plop ke empat mewakili bit ke empat. Sehingga dari output IC percobaan di peroleh kenaikan dari 0000, 0001, hingga ke 1111 yang dimana kenaikan pencacahan angka output biner ini disebut counter up pada kenaikan dari bilangan ke nol (o) hingga Ke-15 (0-15).
2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?
Jawab :
Pada ]k flip flop kedua dimana inputan clocknya itu dihubungkun ke output dari jk flip-flop pertama Sehingga jk fliftlop kedua ini akan terjadi perubahan jika terjadi perubahan output pada jk flip-flop pertama dari 1 ke 0. Yang mana output pada Jk flipflop kedua ini juga toggle. Sehingga setiap ada perubahan nilai dori 1 ke 0 pada clock maka akan ada perpindahan output pada Jk flipflop kedua
Pada Jk flipflop ketiga input j dan k menghasilkan kondisi toggle dan input R dan S tidak ada perubahan. lalu input clock terhubung ke output JK flipflop kedua. Sehingga apabila terjadi perpindahan nilai output Jk flipflop 2 dari 1 ke 0 maka output JK flip-Flop ketiga akan berpindah juga (toggle).
Intinya nilai output tergantung pada inputan yang diberikan,dimana pada percobaan ini JK flip flop kedua menerima input dari JK flip flop yang pertama begitu seterusnya. output JK akan berubah-ubah ketika clock aktif dan JK dalam kondisi toogle.
7. Link Download
[Kembali]
Tidak ada komentar:
Posting Komentar