1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
a. Alat
a. Jumper
Gambar 1. Jumper
b. Panel DL 2203D
c. Panel DL 2203C
d. Panel DL 2203S
e. Module D’Lorenzo
Gambar 2. Modul De'Lorenzo
b. Bahan
a. IC 74LS112 (JK filp flop)
Gambar 3. IC 74LS112
b. IC 7474
Gambar 4. IC 7474
c. Power DC
Gambar 5. Power DC
d. Switch (SW-SPDT)
Gambar 6. Switch
e. Logicprobe
Gambar 7. Logic Probe
3. Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja
[Kembali]
Pertama kita ke JK flip flop, pada JK flipflop disini terlebih dahulu kita lihat berapa inputan pada kaki S dan R, jika pada salah satu inputan tersebut ada yang bernilai 1 maka ini merupakan rangkaian Asinkronous dimana untuk inputan J dan K diabaikan dan kita hanya berpatokan pada S dan R saja. Selanjutnya jika pada rangkaian di inputan kaki R dan S merupakan aktif low maka inputannya berlogika 0, sedangkan jika inputan nya berlogika 1 atau aktif high maka inputnya mati atau berlogika 1. Jadi pada rangakaian percobaan 1 kondisi 12 didapati kaki R-S sama sama bernilai 1 atau mati (aktif high) maka R dan S dapat diabaikan, tetapi kondisi outputnya masih dalam kedaan komplemen/berlawanan. Selanjutnya baru kita lihat ke inputan J-K, disini inputan J berlogika 0 dan K berlogika 0 pada inputan J-K merupakan aktif high,berarti aktif pada logika 1, untuk Clock aktif low, maka sinyal akan berganti naik dan turunya pada keadaan fall time atau dari keadaan 1 menuju 0. Karena inputan J=0 dan K=0 bisa kita lihat pada tabel kebenaran, bahwa jika sama-sama 0 maka output tidak akan berubah atau sesuai dengan output sebelumnya.
Kedua pada D Flip Flop, D flipflop sendiri inputan yang awalnya dua digabung menjadi 1 dimana pada kaki bawahnya diberi gerbang not sehingga selalu berkebalikan dengan inputan sebelum kita masuk ke inputan D maka kita harus melihat inputan R-S. Disini inputannya tidak ada dikarenakan sinyal awalnya berlogika 1, sedangkan rangkaian tersebut aktif low, maka R dan S tidak aktif awalnya. Jadi di sini clocknya merupakan aktif high sehingga output akan berpindah ketika kondisi rise time yaitu ketika perpindahan 0 ke 1. Disini inputan D di kondisi adalah 0 maka inputan D tidak aktif atau bernila 0, dan pada inputan R (reset) yaitu berlogika 1 atau aktif high dan pada S (set) berlogika 1 juga. sehingga keduan inputan R dan S sama sama berlogika 1. Sehingga output Q akan menghasilkan output 0 dan Q komplemen akan berlogika 1, dimana output Q dan Q bar akan selalu berlawanan.
5. Video Percobaan
[Kembali]
Percobaan 1 :
1. Bagaimana jika BO dan B1 sama-sama diberi logika 0, apa yang terjadi pada rangkaian?
Jawab:
Pada kondisi percobaan yang awalnya BO dan BI berlogika 1, dimana memberikan output Q=1 dan Q'=0. Jika B0 dan B1 diberi logika 0, maka input dari B0 yaitu 0 menuju ke R (reset) sehingga menyebabkan R aktif low yang menghasilkan output Q'=1 dan pada B1 memberikan input 0 yang menuju S (set) daan juga menyebabkan S aktif low, sehingga output dari Q yaitu 1. Karena pada output Q dan Q' yang seharusnya bersifat komplemen, tetapi pada percobaan kedua output berlogika 1, sehingga kondisi ini disebut dengan kondisi terlarang dimana output Q dan Q' sama-sama bernilai 1.
2. Bagaimana jika B3 diputuskan /tidak dihubungkan pada rangkaian, apa yang terjadi pada rangkaian?
Jawab:
Pada kondisi ini dengan B0=1, Bl=1, B2=0 B4=0. Sesuai kondisi 12 percobaan 1. Jika B3 diputuskan maka bisa dilihat pada rangkaian, dimana yang semulanya B3=clock menghasilkan output Q=0 dan Q'=1. Saat B3 kita putuskan maka tidak terjadi perubahan dimana nilai Q tetap 0 dan nilai dari output Q' tetap 1. Mengapa tidak berubah, ini disebabkan karena nilai J dan K itu sama, dimana J berlogika 0 yang mendapat input dari B2 dan K juga berlogika 0 dari B4. Sehingga jika kita lihat pada tabel kebenaran, dimana jika nilai J-K sama-sama 0 maka kondisinya tidak berubah (seperti yang sebelumnya).
3. Jelaskan apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang pada flip-flop!
Jawab:
a. Toggle
Toggle ini terjadi pada rangkaiam J-K flip-flop yaitu kondisi dimana input J dan K sama-sama berlogika 1. Sehingga output yang dihasilkan bersifat komplemen dari keadaan output yang sebelumnya, yang terjadi saat clock diubah-ubah.
b. Not change
Not change (tidak berubah) adalah kondisi dimana imputan pack J-K sama-sama bernilai 0, sehingga keadaan outputnya akan sama dengan keadaan output yang sebelumnya atau bisa dikatakan mempertahankan keadaan set atau reset.
c. Kondisi terlarang
Kondisi terlarang adalah kondisi yang terjadi pada rangkaian R-S flip-flop dimana output Q dan Q' yang dihasilkan sama-sama bernilai 1, hal itu disebabkan karena inputan R-S sama-sama aktif low atau berlogika 0 dan kondisi ini bisa menyebabkan kerusakan pada IC.
Tidak ada komentar:
Posting Komentar